ב SR NAND Gate Bistable מעגל, תנאי הכניסה הלא מוגדר של SET = '0' ו-RESET = '0' אסור. זה החיסרון של כפכפי ה-SR. המצב הזה:
- תעקוף את פעולת נעילת המשוב.
- הכריח את שתי היציאות להיות 1.
- מאבדים את השליטה על ידי הקלט, שתחילה עובר ל-1, והקלט השני נשאר '0' שבאמצעותו נשלט המצב המתקבל של התפס.
אנחנו צריכים ממיר מתח כדי למנוע מזה לקרות. אנו מחברים את המהפך בין כניסות ה-Set ל-Reset לייצור סוג אחר של מעגל כפכפים הנקרא D כפכף , כפכף עיכוב, כפכף D-type Bistable, כפכף D-type.
חוק חלוקתי אלגברה בוליאנית
הכפכף D הוא הכפכף החשוב ביותר מסוגי שעון אחרים. זה מבטיח שבאותו הזמן, שתי הכניסות, כלומר, S ו-R, לעולם אינן שוות ל-1. הכפכף Delay מתוכנן באמצעות Gated כפכף SR עם מהפך המחובר בין הכניסות המאפשר כניסה יחידה D(Data).
קלט הנתונים הבודד הזה, המסומן כ-'D' משמש במקום קלט ה-'Set' ועבור קלט 'איפוס' המשלים, נעשה שימוש במהפך. לפיכך, הכפכף מסוג D או D הרגיש לרמה בנוי מכפכף SR רגיש לרמה.
אז כאן S=D ו-R= ~D(השלמה של D)
תרשים בלוקים
תרשים מעגל
אנו יודעים שכפכפי ה-SR דורשים שתי כניסות, כלומר, אחת כדי 'להגדיר' את הפלט ואחרת כדי 'איפוס' את הפלט. על ידי שימוש במהפך, נוכל להגדיר ולאפס את היציאות עם כניסה אחת בלבד שכן כעת שני אותות הכניסה משלימים זה את זה. בכפכף SR, כאשר שתי הכניסות הן 0, המצב הזה כבר לא אפשרי. זוהי אי בהירות שמוסרת על ידי המשלים ב-D-flip flop.
ב-D flip flop, הקלט היחיד 'D' מכונה קלט 'Data'. כאשר קלט הנתונים מוגדר ל-1, הכפכף יוגדר, וכאשר הוא מוגדר ל-0, הכפכף ישתנה ויתאפס. עם זאת, זה יהיה חסר טעם שכן הפלט של הכפכף ישתנה תמיד בכל פולס המופעל על קלט נתונים זה.
כניסת ה-'CLOCK' או 'ENABLE' משמשת כדי למנוע זאת לבידוד קלט הנתונים ממעגלי הנעילה של הכפכף. כאשר קלט השעון מוגדר כ-true, מצב הקלט D מועתק רק לפלט Q. זה מהווה בסיס להתקן רציף אחר המכונה ד כפכף .
כאשר כניסת השעון מוגדרת ל-1, כניסות ה-'set' וה-'reset' של הכפכף מוגדרות שניהם ל-1. כך שהוא לא ישנה את המצב ויאחסן את הנתונים שנמצאים בפלט שלו לפני שהתרחש מעבר השעון. במילים פשוטות, הפלט 'ננעל' ב-0 או 1.
java להתחבר עם mysql
טבלת אמת לכפכפים מסוג D
הסמלים ↓ ו-↑ מציינים את כיוון דופק השעון. כפכפים מסוג D הניחו את הסמלים האלה כ-Ed-Triggers.