TechCodeview

ב-Verilog, הבלוק תמיד הוא אחד מהבלוקים הפרוצדורליים. הצהרות בתוך בלוק תמיד מבוצעות ברצף.

בלוק תמיד מבוצע תמיד, בניגוד לבלוקים ראשוניים שמתבצעים רק פעם אחת בתחילת הסימולציה. לחסום תמיד צריכה להיות רשימה רגישה או עיכוב הקשורים אליו

מנהל המשימות לינוקס

הרשימה הרגישה היא זו שאומרת לבלוק תמיד מתי לבצע את בלוק הקוד.

תחביר

ה Verilog חסום תמיד את התחביר הבא

 always @ (event) [statement] always @ (event) begin [multiple statements] end 

דוגמאות

הסמל @ אחרי המילה השמורה תמיד , מציין שהחסימה תופעל בְּ- התנאי בסוגריים אחרי הסמל @.

 always @ (x or y or sel) begin m = 0; if (sel == 0) begin m = x; end else begin m = y; end end 

בדוגמה לעיל, אנו מתארים 2:1 mux, עם קלט x ו-y. ה זֶה הוא קלט הבחירה, ו M הוא פלט mux.

בכל לוגיקה שילובית, הפלט משתנה בכל פעם שהקלט משתנה. כאשר תיאוריה זו מיושמת על בלוקים תמיד, אז הקוד שבתוך בלוקים תמיד צריך להתבצע בכל פעם שמשתני הקלט או הפלט משתנים.

הערה: הוא יכול להניע סוגי נתונים reg ומספרים שלמים, אך אינו יכול להניע סוגי נתונים חוטיים.

ישנם שני סוגים של רשימה רגישה ב-Verilog, כגון:

החזרת מערכים ב-java

1. רגיש לרמה (עבור מעגלים שילוביים).
2. רגיש לקצה (לכפכפים).

הקוד שלהלן הוא אותו 2:1 mux, אבל הפלט M הוא כעת פלט כפכפים.

 always @ (posedge clk ) if (reset == 0) begin m <= 0; end else if (sel="=" 0) begin m <="x;" pre> <h4>NOTE: The always block is executed at some particular event. A sensitivity list defines the event.</h4> <h3>Sensitivity List</h3> <p>A sensitivity list is an expression that defines when the always block executed, and it is specified after the @ operator within the parentheses ( ). This list may contain either one or a group of signals whose value change will execute the always block.</p> <p>In the code shown below, all statements inside the always block executed whenever the value of signals x or y change.</p> <pre> // execute always block whenever value of &apos;x&apos; or &apos;y&apos; change always @ (x or y) begin [statements] end </pre> <p> <strong>Need of Sensitivity List</strong> </p> <p>The always block repeats continuously throughout a simulation. The sensitivity list brings a certain sense of timing, i.e., whenever any signal in the sensitivity list changes, the always block is triggered.</p> <p>If there are no timing control statements within an always block, the simulation will hang because of a zero-delay infinite loop.</p> <p>For example, always block attempts to invert the value of the signal clk. The statement is executed after every 0-time units. Hence, it executes forever because of the absence of a delay in the statement.</p> <pre> // always block started at time 0 units // But when is it supposed to be repeated // There is no time control, and hence it will stay and // be repeated at 0-time units only and it continues // in a loop and simulation will hang always clk = ~clk; </pre> <p>If the sensitivity list is empty, there should be some other form of time delay. Simulation time is advanced by a delay statement within the always construct.</p> <pre> always #10 clk = ~clk; </pre> <p>Now, the clock inversion is done after every 10-time units. That&apos;s why the real Verilog design code always requires a sensitivity list.</p> <h4>NOTE: Explicit delays are not synthesizable into logic gates.</h4> <h3>Uses of always block</h3> <p>An always block can be used to realize combinational or sequential elements. A sequential element like flip flop becomes active when it is provided with a clock and reset.</p> <p>Similarly, a combinational block becomes active when one of its input values change. These hardware blocks are all working concurrently independently of each other. The connection between each is what determines the flow of data.</p> <p>An always block is made as a continuous process that gets triggered and performs some action when a signal within the sensitivity list becomes active.</p> <p>In the following example, all statements within the always block executed at every positive edge of the signal clk</p> <pre> // execute always block at the positive edge of signal &apos;clk&apos; always @ (posedge clk) begin [statements] end </pre> <h3>Sequential Element Design</h3> <p>The below code defines a module called <strong> <em>tff</em> </strong> that accepts a data input, clock, and active-low reset. Here, the always block is triggered either at the positive edge of the <strong> <em>clk</em> </strong> or the negative edge of <strong> <em>rstn</em> </strong> .</p> <p> <strong>1. The positive edge of the clock</strong> </p> <p>The following events happen at the positive edge of the clock and are repeated for all positive edge of the clock.</p> <p> <strong>Step 1:</strong> First, if statement checks the value of active-low reset <strong> <em>rstn</em> </strong> .</p> <ul> <li>If <strong> <em>rstn</em> </strong> is zero, then output q should be reset to the default value of 0.</li> <li>If <strong> <em>rstn</em> </strong> is one, then it means reset is not applied and should follow default behavior.</li> </ul> <p> <strong>Step 2:</strong> If the previous step is false, then</p> <ul> <li>Check the value of d, and if it is found to be one, then invert the value of q.</li> <li>If d is 0, then maintain value of q.</li> </ul> <pre> module tff (input d, clk, rstn, output reg q); always @ (posedge clk or negedge rstn) begin if (!rstn) q <= 0; else if (d) q <="~q;" end endmodule pre> <p> <strong>2. Negative edge of reset</strong> </p> <p>The following events happen at the negative edge of <strong> <em>rstn</em> </strong> .</p> <p> <strong>Step 1:</strong> First, if statement checks the value of active-low reset <strong> <em>rstn</em> </strong> . At the negative edge of the signal, its value is 0.</p> <ul> <li>If the value of <strong> <em>rstn</em> </strong> is 0, then it means reset is applied, and output should be reset to the default value of 0.</li> <li>And if the value of <strong> <em>rstn</em> </strong> is 1, then it is not considered because the current event is a negative edge of the <strong> <em>rstn</em> </strong> .</li> </ul> <h3>Combinational Element Design</h3> <p>An always block can also be used in the design of combinational blocks.</p> <p>For example, the digital circuit below represents three different logic gates that provide a specific output at signal o.</p> <img src="//techcodeview.com/img/verilog-tutorial/39/verilog-always-block.webp" alt="Verilog Always Block"> <p>The code shown below is a module with four input ports and a single output port called o. The always block is triggered whenever any of the signals in the sensitivity list changes in value.</p> <p>The output signal is declared as type <strong> <em>reg</em> </strong> in the module port list because it is used in a procedural block. All signals used in a procedural block should be declared as type <strong> <em>reg</em> </strong> .</p> <pre> module combo (input a, input b, input c, input d, output reg o); always @ (a or b or c or d) begin o <= ~((a & b) | (c^d)); end endmodule < pre> <p>The signal o becomes 1 whenever the combinational expression on the RHS becomes true. Similarly, o becomes 0 when RHS is false.</p> <hr></=></pre></=></pre></=>

רשימת צורך ברגישות

הבלוק תמיד חוזר ברציפות לאורך סימולציה. רשימת הרגישות מביאה תחושה מסוימת של תזמון, כלומר, בכל פעם שאות כלשהו ברשימת הרגישות משתנה, החסימה תמיד מופעלת.

אם אין הצהרות בקרת תזמון בתוך בלוק תמיד, הסימולציה תתקע בגלל לולאה אינסופית של אפס השהייה.

לדוגמה, חסום תמיד ניסיונות להפוך את הערך של האות clk. ההצהרה מבוצעת לאחר כל 0 יחידות זמן. לפיכך, הוא מבוצע לנצח בגלל היעדר עיכוב בהצהרה.

 // always block started at time 0 units // But when is it supposed to be repeated // There is no time control, and hence it will stay and // be repeated at 0-time units only and it continues // in a loop and simulation will hang always clk = ~clk; 

אם רשימת הרגישות ריקה, אמורה להיות צורה אחרת של עיכוב זמן. זמן הסימולציה מתקדם על ידי הצהרת השהיה בתוך המבנה התמידי.

 always #10 clk = ~clk; 

כעת, היפוך השעון מתבצע לאחר כל 10 יחידות זמן. זו הסיבה שקוד העיצוב האמיתי של Verilog תמיד דורש רשימת רגישות.

הערה: עיכובים מפורשים אינם ניתנים לסנתזה לשערים לוגיים.

שימושים של בלוק תמיד

ניתן להשתמש בבלוק תמיד למימוש רכיבים שילוביים או עוקבים. אלמנט רציף כמו כפכפים הופך לפעיל כאשר הוא מסופק עם שעון ומתאפס.

באופן דומה, בלוק שילוב הופך לפעיל כאשר אחד מערכי הקלט שלו משתנה. בלוקי החומרה הללו פועלים כולם במקביל ללא תלות זה בזה. הקשר בין כל אחד מהם הוא הקובע את זרימת הנתונים.

חסימה תמיד מתבצעת כתהליך מתמשך המופעל ומבצע פעולה כלשהי כאשר אות ברשימת הרגישות הופך לפעיל.

בדוגמה הבאה, כל ההצהרות בתוך הבלוק תמיד מבוצעות בכל קצה חיובי של האות clk

להגיב בסגנון מוטבע

 // execute always block at the positive edge of signal 'clk' always @ (posedge clk) begin [statements] end 

עיצוב אלמנטים עוקבים

הקוד שלהלן מגדיר מודול שנקרא tff שמקבל קלט נתונים, שעון ואיפוס אקטיבי-נמוך. כאן, הבלוק תמיד מופעל בקצה החיובי של ה- קלק או הקצה השלילי של rstn .

1. הקצה החיובי של השעון

האירועים הבאים מתרחשים בקצה החיובי של השעון וחוזרים על עצמם עבור כל הקצה החיובי של השעון.

שלב 1: ראשית, משפט if בודק את הערך של איפוס אקטיבי-נמוך rstn .

• אם rstn הוא אפס, אז יש לאפס את הפלט q לערך ברירת המחדל של 0.
• אם rstn הוא אחד, אז זה אומר שהאיפוס לא מוחל ועליו לפעול לפי התנהגות ברירת המחדל.

שלב 2: אם השלב הקודם הוא שקר, אז

• בדוק את הערך של d, ואם נמצא שהוא אחד, הפוך את הערך של q.
• אם d הוא 0, שמור על הערך של q.

 module tff (input d, clk, rstn, output reg q); always @ (posedge clk or negedge rstn) begin if (!rstn) q <= 0; else if (d) q <="~q;" end endmodule pre> <p> <strong>2. Negative edge of reset</strong> </p> <p>The following events happen at the negative edge of <strong> <em>rstn</em> </strong> .</p> <p> <strong>Step 1:</strong> First, if statement checks the value of active-low reset <strong> <em>rstn</em> </strong> . At the negative edge of the signal, its value is 0.</p> <ul> <li>If the value of <strong> <em>rstn</em> </strong> is 0, then it means reset is applied, and output should be reset to the default value of 0.</li> <li>And if the value of <strong> <em>rstn</em> </strong> is 1, then it is not considered because the current event is a negative edge of the <strong> <em>rstn</em> </strong> .</li> </ul> <h3>Combinational Element Design</h3> <p>An always block can also be used in the design of combinational blocks.</p> <p>For example, the digital circuit below represents three different logic gates that provide a specific output at signal o.</p> <img src="//techcodeview.com/img/verilog-tutorial/39/verilog-always-block.webp" alt="Verilog Always Block"> <p>The code shown below is a module with four input ports and a single output port called o. The always block is triggered whenever any of the signals in the sensitivity list changes in value.</p> <p>The output signal is declared as type <strong> <em>reg</em> </strong> in the module port list because it is used in a procedural block. All signals used in a procedural block should be declared as type <strong> <em>reg</em> </strong> .</p> <pre> module combo (input a, input b, input c, input d, output reg o); always @ (a or b or c or d) begin o <= ~((a & b) | (c^d)); end endmodule < pre> <p>The signal o becomes 1 whenever the combinational expression on the RHS becomes true. Similarly, o becomes 0 when RHS is false.</p> <hr></=></pre></=>