Verilog היא שפת תיאור חומרה (HDL). זוהי שפה המשמשת לתיאור מערכת דיגיטלית כגון מתג רשת, מיקרו-מעבד, זיכרון או כפכף. אנו יכולים לתאר כל חומרה דיגיטלית באמצעות HDL בכל רמה. עיצובים המתוארים ב-HDL אינם תלויים בטכנולוגיה, קלים מאוד לתכנון וניפוי באגים, ובדרך כלל הם שימושיים יותר משרטוטים, במיוחד עבור מעגלים גדולים.
מה זה Verilog?
Verilog היא שפת תיאור חומרה (HDL), המשמשת לתיאור מערכת דיגיטלית כגון מתג רשת או מיקרו-מעבד או זיכרון כפכפי כף יד.
Verilog פותחה כדי לפשט את התהליך ולהפוך את ה-HDL לחזק וגמיש יותר. כיום, Verilog הוא ה-HDL הפופולרי ביותר בשימוש ונהוג בכל תעשיית המוליכים למחצה.
HDL פותחה כדי לשפר את תהליך התכנון על ידי מתן אפשרות למהנדסים לתאר את הפונקציונליות של החומרה הרצויה ולתת לכלי אוטומציה להמיר התנהגות זו לרכיבי חומרה ממשיים כמו שערים שילובים והיגיון רציף.
Verilog היא כמו כל שפת תיאור חומרה אחרת. זה מאפשר למעצבים לעצב את העיצובים במתודולוגיה מלמטה למעלה או מלמעלה למטה.
רמות הפשטה של Verilog
Verilog תומכת בעיצוב ברמות הפשטה רבות, כגון:
- רמה התנהגותית
- רמת רישום-העברה
- רמת שער
רמה התנהגותית
הרמה ההתנהגותית מתארת מערכת לפי אלגוריתמים התנהגותיים במקביל. כל אלגוריתם הוא רציף, מה שאומר שהוא מורכב מקבוצה של הוראות מבוצעות אחת אחת. פונקציות, משימות ובלוקים הם המרכיבים העיקריים. אין התייחסות למימוש המבני של העיצוב.
רמת רישום-העברה
עיצובים המשתמשים ברמת ה-Register-Transfer מציינים את מאפייני המעגל באמצעות פעולות והעברת נתונים בין האוגרים.
ההגדרה המודרנית של קוד RTL היא 'כל קוד שניתן לסנתז נקרא קוד RTL'.
רמת שער
המאפיינים של מערכת מתוארים על ידי קישורים לוגיים ומאפייני התזמון שלהם בתוך הרמה הלוגית. כל האותות הם אותות נפרדים. הם יכולים לקבל רק ערכים לוגיים מוגדרים (`0', `1', `X', `Z`).
הפעולות הניתנות לשימוש הן פרימיטיבים לוגיים מוגדרים מראש (שערים בסיסיים). דוגמנות ברמת שער עשוי להיות לא הרעיון הנכון לעיצוב לוגי. קוד רמת השער נוצר באמצעות כלים כגון כלי סינתזה, וה-netlist שלו משמש להדמיה ברמת השער ו-backend.
היסטוריה של Verilog
- ההיסטוריה של Verilog HDL חוזרת לשנות ה-80, כאשר חברה בשם Gateway Design Automation פיתחה סימולטור לוגי, Verilog-XL, ושפת תיאור חומרה.
- Cadence Design Systems רכשה את Gateway ב-1989 ואיתה את הזכויות על השפה והסימולטור. בשנת 1990, קיידנס הכניס את השפה לנחלת הכלל, מתוך כוונה שהיא תהפוך לשפה סטנדרטית ולא קניינית.
- ה-Verilog HDL מתוחזק כעת על ידי ארגון ללא מטרות רווח, Accellera, שנוצר מהמיזוג של Open Verilog International (OVI) ו-VHDL International. על OVI הייתה המשימה להעביר את השפה דרך הליך התקינה של IEEE.
- בדצמבר 1995, Verilog HDL הפך ל-IEEE Std. 1364-1995. גרסה מתוקנת משמעותית פורסמה בשנת 2001: IEEE Std. 1364-2001. הייתה עדכון נוסף ב-2005, אך זה הוסיף רק כמה שינויים קלים.
- Accellera פיתחה גם תקן חדש, SystemVerilog, שמרחיב את Verilog.
- SystemVerilog הפך לתקן IEEE (1800-2005) בשנת 2005.
כיצד Verilog שימושי?
Verilog יוצרת רמת הפשטה שעוזרת להסתיר את הפרטים של היישום והטכנולוגיה שלה.
לדוגמה, עיצוב כפכפי D ידרוש את הידע כיצד צריך לסדר את הטרנזיסטורים כדי להשיג FF מופעל עם קצה חיובי ומה זמני העלייה, הנפילה וה-CLK-Q הנדרשים כדי להצמיד את הערך לפלופ. פרטים רבים אחרים מוכווני טכנולוגיה.
פיזור כוח, תזמון והיכולת להניע רשתות ופלופים אחרים ידרשו גם הבנה מעמיקה יותר של המאפיינים הפיזיים של הטרנזיסטור.
Verilog עוזרת לנו להתמקד בהתנהגות ולהשאיר את השאר לסדר מאוחר יותר.
דרישות מוקדמות
לפני לימוד Verilog, עליך להיות בעל ידע בסיסי בשפת עיצוב VLSI.
- אתה צריך לדעת איך עובדות דיאגרמות לוגיות, אלגברה בוליאנית, שערים לוגיים, מעגלים קומבינציים ורציפים, אופרטורים וכו'.
- כדאי לדעת על מושגי ניתוח תזמון סטטי כמו זמן הגדרה, זמן החזקה, נתיב קריטי, מגבלות על תדר שעון וכו'.
- יסודות ASIC ו-FPGA ומושגי סינתזה וסימולציה.
קהל
הדרכה של Verilog שלנו נועדה לעזור למתחילים, למהנדסי עיצוב ומהנדסי אימות שמוכנים ללמוד כיצד לדגמן מערכות דיגיטליות ב-Verilog HDL כדי לאפשר סינתזה אוטומטית. בסוף המדריך הזה, תצברו רמת מומחיות בינונית ב-Verilog.
בְּעָיָה
אנו מבטיחים לך שלא תמצא שום בעיה עם ההדרכה של Verilog. אבל אם יש טעות כלשהי, אנא פרסם את השאלה בטופס יצירת הקשר.